Gericota, Manuel G.Alves, Gustavo R.Silva, Miguel L.Ferreira, J. M. Martins2017-03-302017-03-302001-05http://hdl.handle.net/10400.22/9762Os dispositivos lógicos reconfiguráveis, nomeadamente as FPGAs (Field Programmable Gate Arrays), conheceram uma considerável expansão nos últimos anos. A utilização deste tipo de componentes permite uma poupança de espaço nas placas de circuito impresso e uma mais rápida transição do projecto para o mercado, com um nível inigualável de flexibilidade quando comparado com a tradicional lógica discreta com funcionalidade pré-definida. Estas vantagens foram reforçadas pelo recente aparecimento de FPGAs dinâmica e parcialmente reconfiguráveis (de que a família Virtex da Xilinx é um exemplo), as quais permitem a adaptação dinâmica das funções implementadas pelo hardware a uma aplicação ou a um sistema em particular, sem interromper o funcionamento de todo o sistema, isto é, a funcionalidade destes dispositivos pode ser modificada sem que tal implique a sua paragem ou a do sistema em que se encontram inseridos. Esta nova possibilidade levanta, no entanto, uma questão: como garantir que, independentemente da funcionalidade implementada após múltiplos processos de reconfiguração, o sistema continua a operar sem falhas? Este trabalho procura dar resposta a esta questão propondo um novo método de teste estrutural concorrente, baseado no princípio da replicação e libertação de recursos para serem testados.porFPGAsDispositivos lógicos reconfiguráveisconference object